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就有關信號完整性方面的問題同大多數的電路板設計工程師們探討，他們都會喋喋不休地說個不停，告訴你設計高速電路板是如何復雜如何危險。他們會告訴你系統時鐘超出50MHZ時，板上的信號互聯會導入時序路徑上的信號延時，而這些信號延時會制約板級設計的性能。他們也會跟你描述傳輸線效應將如何迅速地導入類似于信號震蕩、過沖和下沖這樣嚴重的信號完整性問題，以及這些問題將如何威脅到設計的噪聲容限和設計的單調一致性原理。更有甚者信號串擾和電磁輻射的出現會嚴重破壞設計電路板的正常工作。

同樣的問題可能得到不同的回答。如果接觸的恰恰是那些還在從事低速電路板設計的工程師，他們通常只是聳聳肩膀以示無奈。低速電路板設計中應對潛在的信號完整性問題通常采取被動應付的傳統策略，就是為設計制定合適的設計約束條件。當一些特殊的信號通道已經出現象信號串擾或者電磁干擾這樣一來嚴重的信號完整性問題時，通常設計工程師們總是為設計的某一部分甚至可能就是整個設計本身加入嚴格的物理約束。

即便這種解決方案還能滿足一時之需，設計工程師也得為此付出昂貴的代價。約束設計通常會提升最終的產品成本并且制約產品性能。舉例來說，設計工程師可能苦于找不到一個合適的位置來實現某一個特定的信號互聯，而被迫增加信號板層。然而在今天高度激烈的市場競爭中，能否做到成本最小、能否提供獨到的產品性能往往意味著產品是成功還是失敗。

最近一個著名的網絡設備提供商的設計工程師采用Innoveda公司研發的信號完整性分析工具集XTK為他們研制的路由器產品上的一塊電路板實施信號分析。分析的結果令人震驚。盡管該電路板工作正常，然而十分苛刻的設計規則導致實施該電路板設計需要24個電路板層，才可以避開信號完整性問題。分析結果表明該設計嚴重過約束，事實上該電路板設計僅需要8個電路板層即可以加工實現，與此同時還不會介入信號完整性問題。改進后的產品僅電路板的生產制造成本一項就節省費用高達兩百萬美元。

許多的設計工程師發覺信號完整性分析已不再僅僅是局限于高速系統設計領域的特殊問題。信號完整性問題的真正起因是不斷縮減的信號上升時間與信號下降時間而不是系統時鐘的提升。隨著IC制造廠商生產工藝技術不斷進步，目前的技術水準已經達到0.25um工藝甚至更低。不斷進步的元器件生產工藝技術用來淘汰落后過時的技術，傳統的標準電子元器件采用先進的工藝技術生產制造時，尺寸可以做得更小而與此同時器件的開關速度卻變得越來越快，所以信號的上升時間和下降時間越來越短。

事實上，大約每隔三年時間晶體管門的尺寸都會減小大約30%，相應地，晶體管的開關速度也就加快大約30%。信號上升時間和下降時間的縮減會導致“潛在的危機”，最終將導致設計中出現高速方面的問題，而在傳統的設計流程中從未將其視為產生高速問題的因素。

為什么說是更快的信號沿跳變（更短的信號上升時間和信號下降時間）而不是系統時鐘頻率的提升為電路板設計工程師帶來了嚴肅而重大的設計挑戰？這是因為當信號跳變比較慢（信號的上升時間和下降時間比較長）時，PCB中的布線可以建模成具有一定數量延時的理想導線而確保有相當高的精度。而對于功能分析來說，所有的聯線延時都可以集總在驅動器的輸出端，通過不同的聯線線段聯接到該驅動器輸出端的所有接收器的輸入端都會在同一時刻觀察到同樣的信號波形。

采用集總延時參數模型無需特殊的模擬分析就可以精確地分析電路行為。實踐表明，如果在設計中考慮到集總參數的延時因素，那么物理實現同理論的分析模擬十分接近。

隨著信號變化的加快（信號上升時間和下降時間的縮短），電路板上的每一個布線段由理想的導線轉變為復雜的傳輸線。這時信號聯線的延時不能再以集總參數模型的方式建模在驅動器的輸出端。此時同一個驅動器信號驅動一個復雜的PCB聯線時，電學上聯接在一起的每一個接收器上接收到的信號都各不相同。不僅整個PCB聯線的信號延時需要拆分成各自獨立的PCB聯線段的信號延時，而且必須仔細考慮每一個PCB聯線段上的各種傳輸線效應之間的相互影響。由于存在高速效應，設計工程師很難預測復雜的PCB聯線上的信號，因此需要進行傳輸線分析來確定在每一個接收器的輸入端上信號的實際延時。

從實踐經驗中得知，一旦傳輸線的長度大于驅動器上升時間或者下降時間對應的有效長度的1/6時，傳輸線效用就會表現出來。舉例來說，假定設計中采用的元器件的上升時間為1ns，信號在PCB聯線上的傳輸速度是2ns/ft，那么只要聯線的長度超過1英寸，就會出現傳輸線效應，潛在的高速電路問題就有可能顯現。很顯然，板上所有的聯線長度都小于1英寸這樣的電路板少而又少。基于這樣的認識，可以設想，設計工程師在采用上升時間為1ns的元器件來設計時一定會碰到高速方面的有關問題。

IC工藝技術的不斷更新換代，上述問題變得越來越糟糕。

在今天的系統設計中，上升時間為1ns的器件很快也已經變成了過去。PC設計工程師在采用0.5ns上升時間的高性能處理器，實現時鐘速度超過400MHZ、總線的工作頻率也已經超出了100MHZ這樣復雜的系統設計。這些設計工程師已經具備了高速電路設計方面的經驗，因而會考慮高速設計中特殊的問題。然而高速設計方面的問題已經變得越來越普及，設計工程師只要使用0.25um工藝技術的新一代的FPGA器件或者是其它標準的元器件來設計新的產品時，這些高速方面的問題就會大量存在，如果不實施某些類型的高速分析，設計的系統很難正常工作。

信號跳變沿而不是設計中時鐘頻率的不斷加快會導致日益惡化的設計環境：越來越小的設計故障容限，任何設計中細微的差別都可能導致潛在問題的出現。這里不能不提到最近發生在美國一家著名的機器視覺系統制造廠商的一件事情。這是美國一家著名的機器視覺系統制造（影象探測系統制造）廠商。最近他們的電路板設計工程師碰到一個十分奇特的現象。一個早在七年前就已經成功設計、制造并且上市的產品一直以來都能夠非常穩定而可靠地運行和工作，而最近從生產線上下線的產品卻出現了問題，產品不能正常工作。

這是一個20MHz的系統設計，似乎無需考慮高速設計方面的問題，沒有任何的設計修改，采用的元器件型號同原始設計的要求一致。設計工程師覺得十分困惑：系統緣何失效？沒有任何的設計修改，生產制造基于原始設計中一致的電子元器件。唯一的區別是采用的電子元器件實現了小型化也更加快速，這主要得益于今天不斷進步的IC制造技術。那么到底是什么原因導致了系統的失效？

事實證明，系統的失效是由于新的器件工藝技術導入了信號完整性方面的問題。而這些問題設計工程師在原始的已經驗證的相對低速的系統中不曾遇到也無須考慮。信號完整性方面的問題有不同的表現方式。時序問題總是第一位的，信號上升時間和下降時間的縮短，首先會使設計的系統出現時序方面的問題。其次，由于傳輸線效應而導致的信號震蕩、信號過沖和下沖都會對設計系統的故障容限以及單調性造成很大的威脅。在慢速的系統中，互聯延時以及信號震蕩經常為設計工程師所忽略，主要是因為傳輸線效應導致的信號震蕩在慢速系統中有足夠的時間來穩定下來。然而隨著信號跳變的不斷加快以及系統時鐘頻率的不斷提高，信號在器件之間傳輸以及為時鐘鐘控作準備的時間都極大地縮短。問題的嚴重性驟然提升，出現故障的可能性也迅速提高。

高速電路方面的問題有的并不十分嚴重，而另外一些則是災難性的。比如因為信號在傳輸線上來回反射的建立行為而導致的信號震蕩就可能引起器件的誤觸發（多次鐘控）。而主要由于信號反射而引起的信號過沖則會導致時序錯誤，甚至可能損壞元器件。信號的上升時間降到1ns以下之后，信號間的串擾就成為十分重要的問題。串擾通常發生在高密度的電路板設計中，而與此同時信號的跳變又非常快，線與線之間就非常容易偶合而形成串擾。信號上升時間小于1ns時，信號中的高頻諧波分量就十分容易地偶合到臨近的信號線上而形成串擾。因此，如果電路板中存在大量的高速互聯信號線，這樣的系統就很容易出現這方面的問題。高速器件的出現使得信號的上升時間已經小于0.5ns，導致設計的系統出現更多的問題：電源系統的穩定性問題和電磁干擾（EMI）問題。當數據總線上數據同時變化的頻率很高時就可能出現電源系統的穩定性問題，從而導致電源平面較大的波動和起伏，系統中參考平面大的波動和起伏會影響到設計中的信號。這種類型的系統設計，需要仔細規劃電源系統的設計并選擇最合理的電源系統的去耦策略，二者的緊密結合是確保電源系統穩定性的關鍵所在。快速的信號也更容易產生輻射，所以EMI也越來越為設計工程師所關注，成為新的設計中必須考慮的一個重要方面。尤其是今天的電子產品必需面對行業的許多規范。

不幸的是，在低速系統設計中，縮減的信號上升時間引起的潛在危機經常為設計工程師忽視。這是由于設計工程師都不希望進行信號完整性分析，而盡可能地回避。真正的危險在于許多的電路板在信號完整性問題尚不清楚的情況下被送去加工生產。同時，由于信號完整性問題本身的不可預測性，信號完整性問題也許在加工生產出來的電路板的最終測試過程中不會表現出來，而當產品發送到最終用戶后，信號完整性方面的問題可能就會出現。用戶現場的產品失效，問題的診斷和解決將變得十分困難。真正的風險還在于更高的NRE（一次性工程成本）費用。每一個電路板產品設計生產廠商都會在產品的生命周期內分攤所有的NRE費用。電路板在設計生產之后由于不可預測的高速信號完整性問題而導致的設計反復都會使得NRE費用迅速提升。

在電子產品設計生產領域有一個廣為人知的公理：產品從設計階段進入生產階段，重復工作的成本以指數形式增加，而一旦產品已經流通到了最終用戶現場，這種重復工作的成本會變得更高。所以任何在設計生產過程中能正常工作的電路板級設計，在發送到用戶現場之后如果發現產品出現了問題，同設計工程師預期在傳統的高速設計領域發現和解決問題相比較，產品開發進度中的成本結構會帶來更大的風險。這些成本不僅包括直接導致的大量重復工作而帶來的巨額成本費用，更體現為用戶的不滿和失去信心。以上問題的提出強烈要求在任何板級產品的開發周期中引入一個新的步驟，以防止信號完整性問題潛入到生產加工過程。很多年以來，ASIC設計工程師已經形成了很好的習慣，作為合同協議的一個部分，ASIC設計工程師必須同ASIC生產加工廠商簽署設計的“簽字驗收”（Sign-Off），以確保設計資料的完整。在定制的芯片開發過程中，投入的NRE費用可能高達幾十萬美元，IC生產加工制造商強烈要求每一個這樣的設計都必須通過“金版”仿真器的測試，以保護自身的成本投入以及權利義務。此外，加入“簽字驗收”步驟有效地保護和制約了設計者和加工制造商，不僅要求IC加工制造商們為他們的客戶生產出合格高品質的器件產品，同時，也要求IC的設計工程師設計更規范，設計的器件具有高度可制造性。對于電路板設計加工生產制造商來說，高速電路設計的Sign-Off（在電路板被送去加工制造之前進行信號完整性驗證）具有同等重要的意義。作為常規設計過程中的一個步驟，為每一個板級設計運用高速信號完整性驗證測試工具來進行分析和驗證（而不管設計中時鐘的速度），設計工程師必須確保設計中的信號完整性問題在將設計送往加工制造工序之前業已解決。因而，設計工程師有信心相信他們設計的產品具有更好的質量保證。因為設計的產品在發運到最終用戶現場后，不可預測的信號完整性問題將不再出現。設計工程師將來不用再擔心他們是否為了解決板級設計中的信號完整性問題加入了適當的設計約束，或者在設計過程當中他們是否已經傾盡全力來集中解決關鍵的高速信號線問題。電路板布局布線后的信號完整性Sign-Off驗證可以消除這方面的風險和工程師的顧慮。

哪種類型的仿真器能夠為信號完整性分析驗證Sign-Off提供最佳的解決方案？理想的仿真器可以對整板或者多塊電路板構成的系統同時進行分析，而不是僅僅只能對電路板上的個別信號線進行分析。速度也是十分關鍵的因素，在一個合理的時間范圍內完成精確的信號完整性分析就顯得十分重要。那些基于SPICE的信號完整性分析引擎具有足夠的分析精度，但是分析的建立需要很長的時間，分析的運行更加緩慢，因而這種類型的工具都不實用。

“金版”仿真器同樣必須能為傳輸線提供精確的內部模型。隨著信號上升時間和下降時間的縮減，許多信號完整性分析引擎采用的理想無損傳輸線模型已經不能夠滿足分析精度方面的要求。這時的傳輸線應該建模成真正的有損傳輸線模型，同時為了方便信號完整性問題的解決，還應提供廣泛而翔實的分析報告，并且能夠方便詳細地指出特定元器件或者特定互聯線上特定的信號完整性違反。最后這樣的工具還應該具有強大的“What-If”的分析功能，來幫助設計工程師識別更合適的系統拓樸結構、連線的終端匹配方案、驅動器/接收器的選擇。

另外，這樣的工具必須具備足夠的能力來解決諸如電源平面的分析和設計以及電磁輻射等復雜的問題，并且可以揭示二者之間的相互關系并且通過折衷尋找最恰當的解決方案。最后同樣也是非常重要的一點，這種類型的工具必須支持最先進的模型，這是因為最終的分析結果終究取決于分析中采用的模型。

理想情況下，設計工程師在實施布局布線時都希望采取合適的策略使得高速方面的問題最少。實施高速設計方法學無疑將極大地提高設計產品的成本效益：在產品開發周期中布局布線前的規劃階段實施信號完整性分析。新一代的EDA技術采用約束驅動的布局布線方式有助于減少昂貴的設計反復。比如Innoveda公司的ePlanner工具使得設計工程師在將設計下傳到后道的布局布線工序之前就可以思考PCB拓樸結構的原型。舉例來說，ePlanner工具提供一種圖形化的設計空間探測和互聯規劃設計環境，在此環境下，設計工程師可以實施“What-If”分析來探索高速信號策略，并為后道的布線器建立基于分析結論的合理的設計規則。

從長遠來看，未來解決高速設計的最佳方案是盡可能地在設計周期的前期進行信號完整性分析，并且將信號完整性分析同布局布線實現緊密集成。但是，就目前的情況來看，最低的要求是，高速設計Sign-Off（在電路板被送去加工制造之前進行的信號完整性驗證與測試）必須成為每一個電路板設計流程中一個標準的步驟。