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信號完整性和器件的特性阻抗

2014/09/12

Greta

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在您努力想要穩(wěn)定板上的各種信號時，信號完整性問題會帶來一些麻煩。IBIS 模型是解決這些問題的一種簡單方法。您可以利用 IBIS 模型提取出一些重要的變量，用于進行信號完整性計算和尋找 PCB 設(shè)計的解決方案。您從 IBIS 模型提取的各種值是信號完整性設(shè)計計算不可或缺的組成部分。

當您在您的系統(tǒng)中處理傳輸線路匹配問題時，您需要了解集成電路和PCB線路的電阻抗和特性。圖 1 顯示了一條單端傳輸線路的結(jié)構(gòu)圖。

圖 1 連接發(fā)射器、傳輸線路和接收器組件的單端傳輸線路

就傳輸線路而言，我們可以從 IC IBIS 模型提取IC的發(fā)射器輸出阻抗 (ZT, Ω)和接收器輸入阻抗（ZR, Ω）。許多時候，IC 廠商產(chǎn)品說明書中并沒有說明這些集成電路 (IC) 規(guī)范，但是您可以通過IBIS模型獲得所有這些值。

您可以用下面四個參數(shù)定義傳輸線路：特性阻抗（Z0, Ω）、板傳播延遲（D, ps/in）、線路傳播延遲（tD，秒）和線跡長度（LENGTH，英寸）。一般而言，F(xiàn)R-4 電路板的 Z0 范圍為 50Ω到75Ω，而 D 的范圍為 140 ps/in 到 180 ps/in。Z0 和D 的實際值取決于實際傳輸線路的材料和物理尺寸（《參考文獻 1》）。特定電路板上的線路延遲（tD）等于傳播延遲（D）乘以您所使用線跡的長度（LENGTH）。所有板的計算方法均為：

D = 1012 Ö (CTR * LTR) or

D = 85 ps/in * Ö (er)

Z0 = Ö(LTR/CTR)

tD = D * LENGTH

使用 FR-4 板時，合理的帶狀線傳播延遲為 178 ps/ 英寸，特性阻抗為 50Ω。

用于信號完整性評估的發(fā)射器規(guī)格為輸出阻抗 (ZT)。確定輸出阻抗時，IBIS 模型中的 [Pin] 區(qū)提供每個引腳的電阻、電感和電容寄生值。之后，您可以將封裝電容與各個緩沖器的電容值（C_comp）放在一起，以便于更清楚地了解。

正如 [Pin] 關(guān)鍵字上面的 [Component]、[Manufacturer] 和 [Package] 描述的那樣，[Pin] 關(guān)鍵字與具體的封裝有關(guān)。您會在[Pin]關(guān)鍵字表中找到封裝電容和電感，因為它與引腳有關(guān)。例如，在ads129x.ibs模型中（《參考文獻 2》），圖 2 表明了在哪里可以找到引腳 5E（PBGA，64 引腳封裝）信號 GPIO4 的 L_pin 值和 C_pin 值。

圖 2 包括 C_pin 值在內(nèi)的 ads1296zxg 封裝的封裝列表

該信號和封裝的 L_pin（引腳電感）和 C_pin（引腳電容）分別為 1.489 Nh 和　0.28001 pF。

第二個重要的電容值是 [Model] 關(guān)鍵字下面的 C_comp 值。正如您在 IBIS 模型中找到正確的模型一樣，您也會找到一份 C_comp 值的列表。圖 3 顯示了 DIO_33模型中 C_comp 的一個例子（《參考文獻 2》）。

圖 3 ads129x.ibs 中，其為 Model DIO_33 及其相關(guān) C_comp 值的列表。

在圖 3 的聲明中，“|”符號表示一段注釋。該聲明中的有效 C_comp（《參考文獻 3》）列表為：

| typ min max

| (nom PVT) (Fast PVT) (slow PVT)

C_comp 3.0727220e-12 2.3187130e-12 3.8529520e-12

通過該列表，PCB 設(shè)計人員可以在三個值之中做出選擇。在 PCB 傳輸線路設(shè)計階段，3.072722 Pf 的典型值是正確的選擇。

IBIS 模型為 PCB 設(shè)計人員提供了一些線索，讓他們可以在轉(zhuǎn)到樣機設(shè)計以前進行板模擬。如果您知道了查找的方法，IBIS 模型就可以為您提供所有引腳的特性阻抗和電容。評估工作的下一步是確定每個緩沖器的輸入/輸出電阻，我們將在下次為您介紹。

參考文獻：

1、高速數(shù)字設(shè)計：黑魔法手冊，作者：Johnson, Graham, Prentice Hall
2、ads129x.ibs, IBIS 模型，sbam021b，TI
3、產(chǎn)品說明書之外的收獲—IBIS，作者：Baker, Bonnie