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信號完整性研究：重視信號上升時間
2014/09/13
Lee
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信號的上升時間，對于理解信號完整性問題至關重要，高速pcb設計中的絕大多數問題都和它有關，你必須對他足夠重視。
信號上升時間并不是信號從低電平上升到高電平所經歷的時間，而是其中的一部分。業界對它的定義尚未統一，最好的辦法就是跟隨上游的芯片廠商的定義，畢竟這些巨頭有話語權。通常有兩種：第一種定義為10-90上升時間，即信號從高電平的10%上升到90%所經歷的時間。另一種是20-80上升時間，即信號從高電平的20%上升到80%所經歷的時間。兩種都被采用，從IBIS模型中可看到這點。對于同一種波形，自然20-80上升時間要更短。
好了，只要了解這些就夠了。對于我們終端應用來說，精確的數字有時并不是很重要，而且這個數值芯片廠商通常也不會直接給我們列出，當然有些芯片可以從IBIS模型中大致估計這個值，不幸的是，不是每種芯片你都能找到IBIS模型。
重要的是我們必須建立這樣的概念：上升時間對電路性能有重要的影響，只要小到某一范圍，就必須引起注意，哪怕是一個很模糊的范圍。沒有必要精確定義這個范圍標準，也沒有實際意義。你只需記住，現在的芯片加工工藝使得這個時間很短，已經到了ps級，你應該重視他的影響的時候了。
隨著信號上升時間的減小，反射、串擾、軌道塌陷、電磁輻射、地彈等問題變得更嚴重，噪聲問題更難于解決，上一代產品中設計方案在這一代產品中可能不適用了。
信號上升時間的減小，從頻譜分析的角度來說，相當于信號帶寬的增加，也就是信號中有更多的高頻分量，正是這些高頻分量才使得設計變得困難。互連線必須作為傳輸線來對待，從而產生了很多以前沒有的問題。
因此，學習信號完整性，你必須有這樣的概念：信號陡峭的上升沿，是產生信號完整性問題的罪魁禍首。
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