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本文介紹了一種基于信號完整性計算機分析的高速數字信號PCB板的設計方法。在這種設計方法中，首先將對所有的高速數字信號建立起PCB板級的信號傳輸模型，然后通過對信號完整性的計算分析來尋找設計的解空間，最后在解空間的基礎上來完成PCB板的設計和校驗。

　　隨著集成電路輸出開關速度提高以及PCB板密度增加，信號完整性已經成為高速數字PCB設計必須關心的問題之一。元器件和PCB板的參數、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導致系統工作不穩定，甚至完全不工作。

　　如何在PCB板的設計過程中充分考慮到信號完整性的因素，并采取有效的控制措施，已經成為當今PCB設計業界中的一個熱門課題。基于信號完整性計算機分析的高速數字PCB板設計方法能有效地實現PCB設計的信號完整性。

1. 信號完整性問題概述

　　信號完整性(SI)是指信號在電路中以正確的時序和電壓作出響應的能力。如果電路中信號能夠以要求的時序、持續時間和電壓幅度到達IC，則該電路具有較好的信號完整性。反之，當信號不能正常響應時，就出現了信號完整性問題。從廣義上講，信號完整性問題主要表現為5個方面：延遲、反射、串擾、同步切換噪聲(SSN)和電磁兼容性(EMI)。

　　延遲是指信號在PCB板的導線上以有限的速度傳輸，信號從發送端發出到達接收端，其間存在一個傳輸延遲。信號的延遲會對系統的時序產生影響，在高速數字系統中，傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。

　　另外，當PCB板上導線(高速數字系統中稱為傳輸線)的特征阻抗與負載阻抗不匹配時，信號到達接收端后有一部分能量將沿著傳輸線反射回去，使信號波形發生畸變，甚至出現信號的過沖和下沖。信號如果在傳輸線上來回反射，就會產生振鈴和環繞振蕩。

　　由于PCB板上的任何兩個器件或導線之間都存在互容(mutual capacitance)和互感，當一個器件或一根導線上的信號發生變化時，其變化會通過互容和互感影響其它器件或導線，即串擾。串擾的強度取決于器件及導線的幾何尺寸和相互距離。

　　當PCB板上的眾多數字信號同步進行切換時(如CPU的數據總線、地址總線等)，由于電源線和地線上存在阻抗，會產生同步切換噪聲，在地線上還會出現地平面反彈噪聲(簡稱地彈)。SSN和地彈的強度也取決于集成電路的IO特性、PCB板電源層和地平面層的阻抗以及高速器件在PCB板上的布局和布線方式。

　　另外，同其它的電子設備一樣，PCB也有電磁兼容性問題，其產生也主要與PCB板的布局和布線方式有關。

2. 傳統的PCB板設計方法

　　在傳統的設計流程中，PCB的設計依次由電路設計、版圖設計、PCB制作、測量調試等步驟組成。在電路設計階段，由于缺乏有效的對信號在實際PCB板上的傳輸特性的分析方法和手段，電路的設計一般只能根據元器件廠家和專家建議及過去的設計經驗來進行。所以對于一個新的設計項目而言，通常都很難根據具體情形作出信號拓撲結構和元器件的參數等因素的正確選擇。

　　在PCB版圖設計階段，同樣因為很難對PCB板的元器件布局和信號布線所產生的信號性能變化作出實時分析和評估，所以版圖設計的好壞更加依賴于設計人員的經驗。在PCB板制作階段，由于各PCB板及元器件生產廠家的工藝不完全相同，所以PCB板和元器件的參數一般都有較大的公差范圍，使得PCB板的性能更加難以控制。

　　在傳統的PCB設計流程中，PCB板的性能只有在制作完成后才能夠通過儀器測量來評判。在PCB板調試階段中發現的問題，必須等到下一次PCB板設計中加以修改。但更為困難的是，有些問題往往很難將其量化成前面電路設計和版圖設計中的參數，所以對于較為復雜的PCB板，一般都需要通過反復多次上述的過程才能最終滿足設計要求。

　　可以看出，采用傳統的PCB設計方法，產品開發周期較長，研制開發的成本也相應較高。

3. 基于信號完整性分析的PCB設計方法

　　基于信號完整性計算機分析的PCB設計流程如圖2所示。與傳統的PCB設計方法相比，基于信號完整性分析的設計方法具有以下特點：

　　在PCB板設計之前，首先建立高速數字信號傳輸的信號完整性模型。

　　根據SI模型對信號完整性問題進行一系列的預分析，根據仿真計算的結果選擇合適的元器件類型、參數和電路拓撲結構，作為電路設計的依據。

　　在電路的設計過程中，將設計方案送交SI模型進行信號完整性分析，并綜合元器件和PCB板參數的公差范圍、PCB版圖設計中可能的拓撲結構和參數變化等因素，計算分析設計方案的解空間。

　　在電路設計完成后，各高速數字信號應該都具有一個連續的、可實現的解空間。即當PCB及元器件參數在一定的范圍內變化、元器件在PCB板上的布局以及信號線在PCB板上的布線方式具有一定的靈活性的情況下，仍然能夠保證對信號完整性的要求。

　　PCB版圖設計開始之前，將獲得的各信號解空間的邊界值作為版圖設計的約束條件，以此作為PCB版圖布局、布線的設計依據。

　　在PCB版圖設計過程中，將部分完成或全部完成的設計送回SI模型進行設計后的信號完整性分析，以確認實際的版圖設計是否符合預計的信號完整性要求。若仿真結果不能滿足要求，則需修改版圖設計甚至電路設計，這樣可以降低因設計不當而導致產品失敗的風險。

　　在PCB設計完成后，就可以進行PCB板制作。PCB板制造參數的公差范圍應在信號完整性分析的解空間的范圍之內。

　　當PCB板制造好后，再用儀器進行測量調試，以驗證SI模型及SI分析的正確性，并以此作為修正模型的依據。

　　在SI模型以及分析方法正確的基礎上，通常PCB板不需要或只需要很少的重復修改設計及制作就能夠最終定稿，從而可以縮短產品開發周期，降低開發成本。

4. 信號完整性分析模型

　    在基于信號完整性計算機分析的PCB設計方法中，最為核心的部分就是PCB板級信號完整性模型的建立，這是與傳統的設計方法的區別之處。

　　SI模型的正確性將決定設計的正確性，而SI模型的可建立性則決定了這種設計方法的可行性。

4.1. PCB設計的SI模型

　　在電子設計中已經有多種可以用于PCB板級信號完整性分析的模型。其中最為常用的有三種,分別是SPICE、IBIS和Verilog-A。

a. SPICE模型

　　SPICE是一種功能強大的通用模擬電路仿真器。現在SPICE模型已經廣泛應用于電子設計中，并且衍生出兩個主要的版本：HSPICE和PSPICE，HSPICE主要應用于集成電路設計，而PSPICE主要應用于PCB板和系統級的設計。

　　SPICE模型由兩部分組成：模型方程式(Model Equations)和模型參數(Model Parameters)。由于提供了模型方程式，因而可以把SPICE模型與仿真器的算法非常緊密地聯接起來，可以獲得更好的分析效率和分析結果。

　　采用SPICE模型在PCB板級進行SI分析時，需要集成電路設計者和制造商提供詳細準確描述集成電路I/O 單元子電路的SPICE模型和半導體特性的制造參數。由于這些資料通常都屬于設計者和制造商的知識產權和機密，所以只有較少的半導體制造商會在提供芯片產品的同時提供相應的SPICE模型。

　　SPICE模型的分析精度主要取決于模型參數的來源(即數據的精確性)，以及模型方程式的適用范圍。而模型方程式與各種不同的數字仿真器相結合時也可能會影響分析的精度。除此之外，PCB板級的SPICE模型仿真計算量較大，分析比較費時。

b. IBIS模型

　　IBIS模型最初是由Intel公司開發專門為用于PCB板級和系統級的數字信號完整性分析的模型。現在由IBIS開放論壇管理，并且成為了正式的工業標準(EIA/ANSI 656-A)。

　　IBIS模型采用I/V和V/T表的形式來描述數字集成電路I/O單元和引腳的特性。由于IBIS模型無需描述I/O 單元的內部設計和晶體管制造參數，因而得到了半導體廠商的歡迎和支持。現在各主要的數字集成電路制造商都能夠在提供芯片的同時提供相應的IBIS模型。

　　IBIS模型的分析精度主要取決于I/V和V/T表的數據點數和數據的精確度。由于基于IBIS模型的PCB板級仿真采用查表計算，因而計算量較小，通常只有相應的SPICE模型的1/10到1/100。

c. Verilog-AMS模型和VHDL-AMS模型

　　Verilog-AMS和VHDL-AMS出現還不到4年，是一種新的標準。作為硬件行為級的建模語言，Verilog-AMS和VHDL-AMS分別是Verilog和VHDL的超集，而Verilog-A則是Verilog-AMS的一個子集。

　　與SPICE和IBIS模型不同的是，在AMS語言中是由用戶來編寫描述元器件行為的方程式。與IBIS模型相類似，AMS建模語言是獨立的模型格式，可以應用在多種不同類型的仿真工具中。AMS方程式還能夠在多種不同的層次上來編寫：晶體管級、I/O 單元級、I/O 單元組等。

　　由于Verilog-AMS和VHDL-AMS是一種新的標準，迄今為止只有少數的半導體廠商能夠提供AMS模型，目前能夠支持AMS的仿真器也比SPICE和IBIS的要少。但AMS模型在PCB板級信號完整性分析中的可行性和計算精度毫不遜色于SPICE和IBIS模型。

4.2 模型的選用

　　由于目前還沒有一種統一的模型來完成所有的PCB板級信號完整性分析，因此在高速數字PCB板設計中，需要混合上述幾種模型來最大程度地建立關鍵信號和敏感信號的傳輸模型。

　　對于分立的無源器件，可以尋求廠家提供的SPICE模型，或者通過實驗測量直接建立并使用簡化的SPICE模型。

　　對于關鍵的數字集成電路，則必須尋求廠家提供的IBIS模型。目前大多數集成電路設計和制造商都能夠通過Web網站或其它方式在提供芯片的同時提供所需的IBIS模型。

　　對于非關鍵的集成電路，若無法得到廠家的IBIS模型，還可以依據芯片引腳的功能選用相似的或缺省的IBIS模型。當然，也可以通過實驗測量來建立簡化的IBIS模型。

　　對于PCB板上的傳輸線，在進行信號完整性預分析及解空間分析時可采用簡化的傳輸線SPICE模型，而在布線后的分析中則需要依據實際的版圖設計使用完整的傳輸線SPICE模型。

5. 設計方法與現有EDA軟件的結合

　　目前在PCB設計業還沒有一個集成的EDA軟件來完成上述的設計方法，因此必須通過一些通用的軟件工具的結合來實現。

　　運用通用的SPICE軟件(如PSPICE，HSPICE等)，對分立、無源器件和PCB上的傳輸線建立SPICE模型，并調試驗證。

　　將已經獲得的各元器件及傳輸線的SPICE/IBIS模型加入到通用的信號完整性分析軟件中，如SPECCTRAQuest、HyperLynx、Tau、IS_Analyzer等，建立信號在PCB板上的SI分析模型，并進行信號完整性的分析計算。

　　運用SI分析軟件自帶的數據庫功能，或使用其它通用的數據庫軟件，對仿真運算的結果進行進一步整理和分析，搜尋理想的解空間。

　　將解空間的邊界值作為PCB電路設計的依據和版圖設計的約束條件，采用通用PCB設計的EDA軟件，如OrCAD、Protel、PADS、PowerPCB、Allegro和Mentor等來完成PCB電路設計和版圖設計。

　　當PCB版圖設計完成后，可以通過上述版圖設計軟件將實際設計線路的參數(如拓撲結構、長度、間距等)自動或手動地提取出來，送回到前面的信號完整性分析軟件進行布線后的SI分析，以驗證實際設計是否符合解空間的要求。

　　當PCB板制造出來后，還可通過實驗儀器的測量來驗證各模型及仿真計算的正確性。 

本文小結：

　　該設計方法對于高速數字PCB板的設計開發具有很強的實用意義，不僅能夠有效地提高產品設計的性能，而且可以大幅縮短產品開發周期，降低開發成本。可以預見，隨著信號完整性分析的模型以及計算分析算法的不斷完善和提高，基于信號完整性計算機分析的PCB設計方法將會越來越多地應用于電子產品設計之中。