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UltraCAD Design開發了一些免費的計算器軟件供設計人員使用，其中一個就是串擾計算器軟件。它包括了以上幾種串擾結構的計算，可用于估計鄰近走線間的串擾系數，且簡單方便。由于影響串擾的因素很多，所以軟件不可能給出十分精確的結果，而是在最壞情況下的大概值，因此設計中還應參考以前的電路板設計對結果進行校準。                                     

  

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    串擾的分析

       使用EDA工具對PCB板的串擾進行仿真，可以在PCB實現中迅速地發現、定位和解決串擾問題。本文以Mentor公司的仿真軟件HyperLynx為例對串擾進行分析。

       高速設計中的仿真包括布線前的原理圖仿真和布線后的PCB仿真，對應地，HyperLynx中有LineSim和BoardSim。LineSim主要針對布局布線前仿真，它可將仿真得到的約束條件作為實際的布線約束，較早地預測和消除串擾問題，從而有效地約束布局和變化疊層，并在電路板布局之前優化時鐘、關鍵信號拓撲和終端負載。BoardSim則是針對布局布線后仿真，它可以精確地預測未知的PCB導線之間的耦合影響，將仿真結果顯示在一個示波器中，并顯示所有串擾波形的詳細細節。其目的是為了預測和發現實際成品的串擾問題，從而節約設計者的時間，避免反復設計制造原理樣機。

       對布局布線前仿真而言，LineSim需要首先建立一個基本的耦合模型，對不同電路環境設置不同的約束條件，主要包括導線間距、最大平行長度、最大驅動IC的轉換速度、介質的厚度、疊層結構等。這些約束可以讓設計者在設計早期了解可能產生問題的地方，從而進行有效地計劃，減少布局布線前可能出現的串擾，并找到最精確的約束條件，作為下一步布局布線的約束。在驅動芯片的選擇方面可以引入IBIS(Input/Output Buffer Information Specification)模型，它一般由芯片廠家提供。

       在運用BoardSim對布線進行串擾分析時，可以有以下3種方式：交互式的串擾仿真、快速批處理方式和詳細批處理方式。其中，交互式串擾仿真可以直觀地通過數字示波器觀察干擾情況。這里提出了幾何門限和電氣門限的概念。幾何門限會規定一定的區域，凡是進入此區域、具有一定長度的網絡都被認為是攻擊網絡；電氣門限會規定一個干擾量，凡是對本網絡造成超過這一量值的干擾網絡都被認為是攻擊網絡。采用幾何門限需要設計者對串擾有一定的了解，知道在多遠的距離、在哪一層會產生多大的串擾。因此通常推薦使用電氣門限，它能更加準確，分析速度更快。

       這里以TD-SCDMA終端基帶電路中的ADC和DAC芯片MAX19700為例，說明對其時鐘線的串擾抑制。首先要用一個簡單模型來代表時鐘電路，由LineSim建立模型如圖4。

       該基本模型有兩個網絡：驅動器A0(驅動線路為時鐘信號線，其工作頻率為5.12MSPS)，通過傳輸線連接到1MW的電阻C0上；接收模式的驅動器A1，通過傳輸線連接在720KW的電阻C1上。每一條被耦合的傳輸線的特征阻抗都是68.8W，耦合長度是9in。HyperLynx計算出每條線上的延時大約是1.581ns。模型分為8層，設定兩個信號線都為內層線(及微帶線)且為同層。在PCB布局布線約束條件中，線寬為5mil，線間距為5mil，相對介電系數設置為4.3。圖中分別在A0、B1、C1處加上了示波器探頭，可利用示波器觀看波形，B1的10MW電阻也是為了加探頭而設置的。仿真結果如圖5所示。

從圖5中可以看出串擾的幅度比較大，因此需要采取辦法抑制串擾。圖6的仿真波形是修改了簡單模型的約束條件而得到的，主要修改了信號的結構，將兩個網絡分別放到了不同的層里，耦合長度也減短為3in，由圖6可知串擾得到了明顯的抑制。將這一約束條件直接帶入下一步的布局布線中，可以抑制串擾，且不需再單獨對這一網絡進行BoardSim仿真，節省了時間。

       串擾的抑制

       不管是設計前的串擾計算，還是布局布線前的仿真，或是布局布線后的仿真，都是為了使PCB板能快速達到最小的干擾。因此需要在設計過程中運用以前的經驗來解決現在的問題，以下就是有效避免布局布線中串擾的經驗總結：

       1)容性耦合和感性耦合產生的串擾隨受干擾線路負載阻抗的增大而增大，所以減小負載可以減小耦合干擾的影響；

  

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2)盡量增大可能發生容性耦合導線之間的距離，更有效的做法是在導線間用地線隔離；

       3)在相鄰的信號線間插入一根地線也可以有效減小容性串擾，這根地線需要每1/4波長就接入地層。

       4)感性耦合較難抑制，要盡量降低回路數量，減小回路面積，不要讓信號回路共用同一段導線。

       5)避免信號共用環路。

       在高速PCB設計的過程中，不僅需要對理論概念的詳細理解，同樣需要不斷的積累經驗，不斷完善理論。同時，對相關輔助軟件的熟練運用也可以縮短設計周期，從而提高競爭力，對設計的成功完成起到重要的作用。

       結語

       高速PCB板級、系統級設計是一個復雜的過程，包括信號串擾在內的信號完整性問題越來越不容忽視，因此需要設計者在設計的時候對信號完整性問題有全面的規劃與考慮，在設計周期的各個階段采用不同的方法來確保設計快速、精確地完成，從而節約時間、避免重復。

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更多內容：高速PCB板設計中的串擾問題和抑制方法 （上）