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摘要：在SoC設(shè)計中，信號之間的耦合作用會產(chǎn)生信號完整性問題，忽視信號完整性問題可能導(dǎo)致信號之間產(chǎn)生串?dāng)_，可靠性、可制造性和系統(tǒng)性能也會降低，本文介紹在ASIC芯片設(shè)計中解決信號完整性問題的方法。

對于ASIC(專用集成電路)的設(shè)計來說，由于標(biāo)準(zhǔn)單元的應(yīng)用、開發(fā)周期更短以及單元之間更寬松的保護(hù)區(qū)隔等原因，造成了標(biāo)準(zhǔn)單元性能的浪費。因此，高端ASIC芯片設(shè)計的關(guān)鍵是確保用較短的開發(fā)時間交付高性能的芯片。

隨著工藝技術(shù)的發(fā)展，導(dǎo)致信號串?dāng)_的機(jī)會增加了。金屬布線層數(shù)持續(xù)增加：從0.35um工藝的4層或者5層增加到0.13um工藝中的超過7層金屬布線層。隨著布線層數(shù)的增加，相鄰的溝道電容也會增加。另外，目前復(fù)雜設(shè)計中的電路門數(shù)的劇增使得更多、更長的互連線成為必要。長線上的電阻會增加，而越來越細(xì)的金屬線同樣也會導(dǎo)致電阻的增加，這是因為互連線的橫斷面減小的緣故。即使采用現(xiàn)有的銅線互連工藝也并不能夠解決這方面的問題，僅僅只是延緩了解決電阻問題的時間。

很明顯，這些相鄰信號線之間的影響支配著設(shè)計的決策，而且要求采用與過去不同的、更加精確的模型。一個信號對另一個信號的影響與信號之間的相對相位有關(guān)。對相位一致的信號來說，在0.5mm長的信號線上連接著小接收器和發(fā)送器的受害網(wǎng)絡(luò)會被加速30%。而對于1mm長的信號線來說，受害網(wǎng)絡(luò)則會被加速40%。對相位相反的信號來說，在0.5mm長的信號線上連接著小接收器和發(fā)送器的受害網(wǎng)絡(luò)會減速70%，而當(dāng)信號線長度為1mm時，信號的減速則會超過100%。

解決信號串?dāng)_問題的一種方法是增加金屬信號線之間的間距。加倍信號線的間距，就可以將0.5mm信號線上的信號串?dāng)_由70%減小到20%。而長的信號線(1mm信號線)上的干擾也會從100%降低到40%。然而，信號之間的串?dāng)_依然存在，而且依靠加倍金屬線間距來減小信號之間串?dāng)_的方法會增加芯片面積并加大布線的難度。

采取屏蔽措施

解決上述問題的另外一種辦法就是采取屏蔽措施。在信號線的兩邊加上電源或者地線，信號串?dāng)_就會極大地減小。在系統(tǒng)中加入屏蔽措施的同時還要求所有的元器件具有良好的旁路，同時應(yīng)該確保電源和地應(yīng)該盡可能“干凈”。事實上，從面積的角度來看這種解決方案比加倍金屬線間距的辦法還要糟糕，這是因為在這種情況下信號線的間距是最小線間距的4倍，所以，這種將地線間隔排列的方法會使布線的復(fù)雜度提高一個數(shù)量級。

然而對于有的信號線來說屏蔽的方法可能更合適，例如時鐘線具有非常高的速度并且最大的驅(qū)動器和緩沖器都連接在這樣的信號線上。鎖相環(huán)技術(shù)可以補(bǔ)償驅(qū)動器和緩沖器上額外的信號延時。合適的布局布線確保時鐘信號周圍形成一個隔離的環(huán)境，從而將時鐘信號對數(shù)據(jù)信號的干擾減到最小。

在這種方法中，設(shè)計工程師采用提取和分析工具來檢測那些容易出現(xiàn)信號完整性問題的區(qū)域，然后選擇其中的一些區(qū)域并解決這方面的問題。如果存在問題的信號線相互隔離，重新布線就能解決問題。比較簡單的做法是改變驅(qū)動器大小并且在受害網(wǎng)絡(luò)上增加緩沖器。

邏輯綜合過程總是根據(jù)線上負(fù)載的近似估算值來選擇合適的驅(qū)動器。一般來說，邏輯綜合總是選擇更強(qiáng)的驅(qū)動器來實現(xiàn)預(yù)期負(fù)載的過度補(bǔ)償。然而在物理設(shè)計完成之前負(fù)載實際上是不可知的，并且與預(yù)期的負(fù)載情況相比，實際負(fù)載可能會在-70%到+200%的范圍內(nèi)變化。最壞的一種情況可能是短線上過大的驅(qū)動器緊接一條負(fù)載很輕的長線。驅(qū)動器問題的一種解決方法是用緩沖器來分割長線。這樣可以減小線的長度和耦合電容，同樣還可以將緩沖器輸入端的負(fù)載降低到單個負(fù)載的水平。這種技術(shù)確保在緩沖器布局布線過程中做較小的改動就可以確保底層規(guī)劃和優(yōu)化的實施。在設(shè)計流程中加入靜態(tài)時序分析步驟可以處理噪聲和延遲問題。這樣做的目的是將解決串?dāng)_和時序的步驟集成到一個流程里。首先這些工具提取布局布線后的寄生參數(shù)。其次，根據(jù)提取的負(fù)載模型在不考慮任何串?dāng)_影響的情況下計算出信號延時。這些提取的延時接下來會標(biāo)注到設(shè)計里并且使用靜態(tài)時序分析工具來判定不正確的時序。在得到時序窗口的第一次近似結(jié)果之后，設(shè)計工程師加入因為串?dāng)_而導(dǎo)致的延時并且檢查時序是否會超出分配的時序窗口。完整的設(shè)計流程要求實施三次靜態(tài)時序分析。